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Elog synchro, Page 2 of 7  Not logged in

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ID Date Author Status Type Category Important Subject Icon Text   25   Mon Dec 13 17:53:10 2021 Entered by Nicolas Delerue from 80.119.21.73 on Mon Dec 13 17:52:57 2021 Under Process Fix Timing Intervention IHM retards déclenchement   Les réglages actuels des retards sont sauvés dans la mémoire 6.      26   Fri Dec 17 20:26:27 2021 Entered by Nicolas Delerue from 80.119.21.73 on Fri Dec 17 20:26:12 2021 Under Process Info Timing Synchro éteinte   Bonjour, En prévisions de la coupure électrique, la synchro côté      29   Tue Jan 4 15:26:52 2022 Entered by Nicolas Delerue from 80.119.21.73 on Tue Jan 4 15:26:37 2022 Fixed Problem Timing Tous les DEG avaient été réinitialisés...   Tous les DEG avaient été remis à zéro... Peut-être qu'une interface synchro était      30   Fri Jan 14 10:44:21 2022 Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022 Under Process Question Timing Démarrage des DS des générateurs de retard   Pour redémarrer le DS Sim.SY/DEG.sim : /data/shared/DS_CALC/launch_ds_gene_retard.sh      31   Fri Jan 14 11:05:12 2022 Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022 Fixed Question Timing RE: Démarrage des DS des générateurs de retard   MAUVAIS REPERTOIR !!! Pour lancher les 2 DS il faut faire :      32   Fri Feb 4 15:25:47 2022 Entered by Nicolas Delerue from 134.158.195.144 on Fri Feb 4 15:25:32 2022 Fixed Fix Timing Trigger RDPY etait sur SSE   Le trigger de la voie 14 du generateur 3 (diags) qui correspond a une redpitya etait sur SSE (tir unique). Il a ete remis sur      35   Mon Feb 14 10:15:26 2022 Entered by Moutardier Alexandre from 134.158.195.142 on Mon Feb 14 10:15:13 2022 Under Process Fix Timing Recette synchro   Recette du 01-02-2022 rechargé et sauvé sous le nom : 20220201_reference.xml Correction d'un bug de lecture      36   Tue Mar 1 16:58:35 2022 Entered by Vincent Chaumat from 134.158.88.158 on Tue Mar 1 16:58:19 2022 Fixed Fix Timing Signaux de déclenchement   Aujourd'hui, François et moi avons mis à jour le firmware de la CPLD du systeme de génération      41   Wed Aug 24 09:59:46 2022 Entered by Vincent Chaumat from 134.158.88.158 on Wed Aug 24 09:59:25 2022 Under Process Other Timing Modif synchro   L'ajout du 16MHz anneau est nécessaire pour la synchro. La modif est effectuée dans      42   Wed Aug 31 10:44:43 2022 Vincent Fixed Info Timing synchro ep anneau   IHM des reglages des retards des éléments. data/Shared/Interfaces/panneaux/Synchro/ ipython ep_delays.py      45   Thu Dec 8 10:45:33 2022 Entered by Nicolas Delerue from 134.158.195.144 on Thu Dec 8 10:45:18 2022 New Solution Info Timing Sythetiser statust added to PlateformeIHM   Un bouton pour connaitre l'etat des synthetisers de la synchro a ete ajoute dans la partie synchro de PlateformeIHM.      46   Thu Jan 12 12:09:35 2023 Entered by Nicolas Delerue from 134.158.195.144 on Thu Jan 12 12:09:20 2023 Under Process Info Timing Cable temporaire pour tests Anneau   Branchement temporaire Canal 4 du DEG2 => E2 panneau de brassage synchro => cable 90382 =>      62   Wed Oct 18 17:39:57 2023 Entered by Super Team from 134.158.195.141 on Wed Oct 18 17:39:42 2023 Fixed Info Timing shift du 18 octobre 2023   Le programme CPLD a été modifié puis remis à (33x33 ==> 33x41 ==> 41MHz avec ligne à retard externe) aujourd'hui      66   Thu Oct 26 09:47:32 2023 VC Fixed Info Timing Mesure jitter 5000MHz   La mesure du jitter en les 500Li et Ri est de 7ps Sdev (22ps FW10%) (les mesures anormalement hautes      69   Thu Oct 26 17:01:06 2023 Entered by Vincent Chaumat from 134.158.76.115 on Thu Oct 26 17:00:50 2023 Fixed Info Timing Schéma de synchro au 26-10-2023   le cablage de la synchro en baie 9 a été 'mis au propre" conformément au schéma ci joint      73   Wed Nov 22 16:22:43 2023 VC   Fix Timing Cablage 500MHz li +mixer500li 500ri   Le 500MHz Li entre baie 8 et 9 passe par le cable heliax 90358 baie8-E7  baie 9-D1      74   Fri Nov 24 14:12:41 2023 Entered by Vincent Chaumat from 134.158.76.115 on Fri Nov 24 14:12:25 2023 Fixed Info Timing Liste des signaux de synchro et de cables utilisés   distribution du systeme entre baie 8 baie 9 et sous systeme https://atrium.in2p3.fr/c3aa1ee8-ef12-47c6-b9f0-25641bf71744      75   Thu Dec 7 14:01:21 2023 VC, ND   Info Timing Intervention synchro   Objectif: test du nouveau code CPLD. - Un montage avait été installé sur le système de      76   Mon Dec 11 08:26:45 2023 VC, ND Under Process Other Timing Test programme CPLD   8H15 démarrage chiller et modulateur 9H30 Ronde pour fermer la casemate 9h36 Trig      77   Mon Dec 18 08:42:26 2023 Entered by Vincent Chaumat from 134.158.76.115 on Mon Dec 18 08:42:10 2023 Under Process Info Timing Mesure Jitter 500MHz versur 10Hz   Systeme de synchro 500li*500ri 41li&33ri(1ns) 41li Les mesures sont effectuées

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