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  Elog synchro, Page 2 of 7  Not logged in ThomX    logo
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  25   Mon Dec 13 17:53:10 2021 Entered by Nicolas Delerue from 80.119.21.73 on Mon Dec 13 17:52:57 2021Under ProcessFixTiming Intervention IHM retards déclenchement 

Les réglages actuels des retards sont sauvés dans la mémoire 6.

Le code de cron_synchro.py a été modifié de manière à prendre la valeur OVERALL_DELAY dans synchro_constants et à la retirer de la valeur lue dans le DEG lorsque celle-ci est écrite dans Tango. Inversement cette valeur est ajouté à la valeur TANGO lorsqu'elle est écrite dans le DEG.

Une bibliothèque synchro_tools.py a été écrite afin de permettre des balayages en temps.

 

  26   Fri Dec 17 20:26:27 2021 Entered by Nicolas Delerue from 80.119.21.73 on Fri Dec 17 20:26:12 2021Under ProcessInfoTiming Synchro éteinte 

Bonjour,

En prévisions de la coupure électrique, la synchro côté linac a été éteinte. La synchro côté anneau était déjà éteinte quand je suis arrivé.

  29   Tue Jan 4 15:26:52 2022 Entered by Nicolas Delerue from 80.119.21.73 on Tue Jan 4 15:26:37 2022FixedProblemTiming Tous les DEG avaient été réinitialisés... 

Tous les DEG avaient été remis à zéro... Peut-être qu'une interface synchro était ouverte au moment où le DS a été rechargé?

J'ai remis la config 6.

J'ai vérifié les largeurs de:

GENERATOR_2_CHANNEL_1: 'Ring pulsed injection' => 320ns
GENERATOR_2_CHANNEL_2: 'Ring pulsed extraction' => 320ns
GENERATOR_2_CHANNEL_3: 'Ring pulsed septum' => 5000ns

 

  30   Fri Jan 14 10:44:21 2022 Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022Under ProcessQuestionTiming Démarrage des DS des générateurs de retard 

Pour redémarrer le DS Sim.SY/DEG.sim :
/data/shared/DS_CALC/launch_ds_gene_retard.sh &

(Comment démarrer Sim.SY/DEG2.sim ?)

  31   Fri Jan 14 11:05:12 2022 Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022FixedQuestionTiming RE: Démarrage des DS des générateurs de retard 

MAUVAIS REPERTOIR !!!

Pour lancher les 2 DS il faut faire :

cd /data/shared/tangoscripts/DeviceServer/DS_CALC/Synchro/
./launch_ds_gene_retard_loc.sh

AM

Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022 wrote:

Pour redémarrer le DS Sim.SY/DEG.sim :
/data/shared/DS_CALC/launch_ds_gene_retard.sh &

(Comment démarrer Sim.SY/DEG2.sim ?)

 

  32   Fri Feb 4 15:25:47 2022 Entered by Nicolas Delerue from 134.158.195.144 on Fri Feb 4 15:25:32 2022FixedFixTiming Trigger RDPY etait sur SSE 

Le trigger de la voie 14 du generateur 3 (diags) qui correspond a une redpitya etait sur SSE (tir unique). Il a ete remis sur EXT (mode normal avec declenchement externe).

  35   Mon Feb 14 10:15:26 2022 Entered by Moutardier Alexandre from 134.158.195.142 on Mon Feb 14 10:15:13 2022Under ProcessFixTiming Recette synchro 

Recette du 01-02-2022 rechargé et sauvé sous le nom : 20220201_reference.xml

Correction d'un bug de lecture de recette dans le script => git push nécésaire pour pouvoir recharger une recette !

  36   Tue Mar 1 16:58:35 2022 Entered by Vincent Chaumat from 134.158.88.158 on Tue Mar 1 16:58:19 2022FixedFixTiming Signaux de déclenchement 

Aujourd'hui, François et moi avons mis à jour le firmware de la CPLD du systeme de génération des voies de déclenchement. Les "coups manqués" ont disparu, 3 pendant pendant 6 H de fonctionnement (environ 1 tous les 10s avant)

  41   Wed Aug 24 09:59:46 2022 Entered by Vincent Chaumat from 134.158.88.158 on Wed Aug 24 09:59:25 2022Under ProcessOtherTiming Modif synchro  

L'ajout du 16MHz anneau est nécessaire pour la synchro.

La modif est effectuée dans le chassis TriggerBox (baie 8) => sur la carte CPLD l'entrée IN2 (initialement mélange 3GHz linac - 125MHz ring) devient le 16MHz ring

la connection entre la baie 9 et la baie 8utilise le cable 90359 Baie9-D2 Baie-E8 (anciennement 10MHz

Résultats:

mesure effectuée entre le 125MHz anneau et une voie de timing du DG1

sur 1mn le jitter entre les signaux RF (500MHz ring 3GHz anneau et leurs sous-multiples) est de l'ordre de 110ps Sdev 

sur 40mn la largeur à 1% est inférieure à 600ps et la dérive de la valeur moyenne est de l'ordre de 300ps

l'ensemble des données est contenu dans un jitter inférieur à 1ns

 

 

  42   Wed Aug 31 10:44:43 2022 VincentFixedInfoTiming synchro ep anneau 

IHM des reglages des retards des éléments.

data/Shared/Interfaces/panneaux/Synchro/

ipython ep_delays.py

attention ne pas changer les largeurs des signaux

  45   Thu Dec 8 10:45:33 2022 Entered by Nicolas Delerue from 134.158.195.144 on Thu Dec 8 10:45:18 2022New SolutionInfoTiming Sythetiser statust added to PlateformeIHM 

Un bouton pour connaitre l'etat des synthetisers de la synchro a ete ajoute dans la partie synchro de PlateformeIHM.

 

  46   Thu Jan 12 12:09:35 2023 Entered by Nicolas Delerue from 134.158.195.144 on Thu Jan 12 12:09:20 2023Under ProcessInfoTiming Cable temporaire pour tests Anneau 

Branchement temporaire

Canal 4 du DEG2 => E2 panneau de brassage synchro => cable 90382 => port A2 panneau FBT

 

  62   Wed Oct 18 17:39:57 2023 Entered by Super Team from 134.158.195.141 on Wed Oct 18 17:39:42 2023FixedInfoTiming shift du 18 octobre 2023 

Le programme CPLD a été modifié puis remis à (33x33 ==> 33x41 ==> 41MHz avec ligne à retard externe) aujourd'hui

Un ampli a été ajouté sur la voie du 33MHz puis enlevé

Ajout d'un pickup sur le 500MHz envoyé à la cavité CFP

  66   Thu Oct 26 09:47:32 2023 VCFixedInfoTiming Mesure jitter 5000MHz 

La mesure du jitter en les 500Li et Ri est de 7ps Sdev (22ps FW10%)

(les mesures anormalement hautes du début de semaine étaient dues à une érreur de parametrage de la mesure, seuil  dT@level en relatif )

  69   Thu Oct 26 17:01:06 2023 Entered by Vincent Chaumat from 134.158.76.115 on Thu Oct 26 17:00:50 2023FixedInfoTiming Schéma de synchro au 26-10-2023 

le cablage de la synchro en baie 9 a été 'mis au propre" conformément au schéma ci joint

Dans l'état, le jitter entre les 2 500Li et Ri mesuré en baie 8 est de 7 ps Sdev et 22ps FW10% (sur 1mn)

la mesure est aussi faite en baie 9 à travers un mélangeur (Wac3-ch3) (l'étalonnage amplitude /temps en sortie de mélangeur n'est pas réalisé)

une dérive existe toujours, (non quantifiée et très variable au cours du temps)

Attachment 1: Synoptique_synchro_2023-octobre.pptx
  73   Wed Nov 22 16:22:43 2023 VC FixTiming Cablage 500MHz li +mixer500li 500ri 

Le 500MHz Li entre baie 8 et 9 passe par le cable heliax 90358

baie8-E7  baie 9-D1

 

sensibilité mélangeur    180° 500MHz   => 100mV  ie pente autour de la valeur moyenne (-30mV) 2mV/degré 500MHz

 

 

 

  74   Fri Nov 24 14:12:41 2023 Entered by Vincent Chaumat from 134.158.76.115 on Fri Nov 24 14:12:25 2023FixedInfoTiming Liste des signaux de synchro et de cables utilisés 

distribution du systeme entre baie 8 baie 9 et sous systeme

https://atrium.in2p3.fr/c3aa1ee8-ef12-47c6-b9f0-25641bf71744

 

  75   Thu Dec 7 14:01:21 2023 VC, ND InfoTiming Intervention synchro 

Objectif: test du nouveau code CPLD.

- Un montage avait été installé sur le système de synchro entrainement une modulation d'amplitude de certains signaux. Nous l'avons retiré.

Le nouveau code CPLD semble fonctionner. Sdev 6.8ps entre les deux 500Mhz.

=> tests avec modulateur cf autre entrée elog.

 

  76   Mon Dec 11 08:26:45 2023 VC, NDUnder ProcessOtherTiming Test programme CPLD 

8H15 démarrage chiller et modulateur

9H30 Ronde pour fermer la casemate

9h36 Trig

f_synth_linac: 2998549980.0045Hz (inchangée)

Mesures coups manqués:

@fring=500.25MHz:  874 coups ok / 1000 tirs

@fring=500.0205MHz: 1000 coups ok / 1000 tirs

f_synth_linac: 2998550000Hz (nominale)

Mesures coups manqués:

@fring=500.25MHz:  912 coups ok / 1000 tirs

@fring=500.0205MHz: 1000 coups ok / 1000 tirs

f_synth_linac: 2998551000Hz (nominale)

@fring=500.25MHz:  1000 coups ok / 1000 tirs

f_synth_linac: 2998550100Hz

@fring=500.25MHz:  695 coups ok / 1000 tirs

@fring=500.25MHz:

f_synth_linac: 2998550100Hz: 72 coups ok / 100 tirs

f_synth_linac: 2998550200Hz: 100 coups ok / 100 tirs

f_synth_linac: 2998550010Hz:  65 coups ok / 100 tirs

f_synth_linac: 2998550020Hz:  fluctue entre 45 et 100 coups ok / 100 tirs

f_synth_linac: 2998550030Hz:  90 coups ok / 100 tirs

f_synth_linac: 2998550040Hz:  93 coups ok / 100 tirs

f_synth_linac: 2998550050Hz:  73 coups ok / 100 tirs

f_synth_linac: 2998550060Hz:  77 coups ok / 100 tirs

f_synth_linac: 2998550070Hz:  90 coups ok / 100 tirs

Ecriture d'un script pour mesures plus systematiques, cf plots. 

Conclusion des mesures: quand il y a des coups manque, un decalage de quelques centaines de Hz sur le 3GHz linac permet de trouver une frequence ou il n'y a plus de coups manques. Un tel decalage est probablement transparent pour tous les autres systemes. Ce resultat est valide pour une frequence anneau au moins entre 499.9905MHz et 500.250MHz. A 500.250MHz le jitter observe etait inferieur a 10ps entre les deux 500MHz sur une duree de 6h (cf entree elog separee).

Frequence anneau remise a 500.250MHz.

Frequence linac mise a 2998.550500 (Nominal + 500Hz).

 

16h36 arret modulateur

 

Donnees brutes:

@fring=500.25MHz:

Frequences: [-1000.0, -990.0, -980.0, -970.0, -960.0, -950.0, -940.0, -930.0, -920.0, -910.0, -900.0, -890.0, -880.0, -870.0, -860.0, -850.0, -840.0, -830.0, -820.0, -810.0, -800.0, -790.0, -780.0, -770.0, -760.0, -750.0, -740.0, -730.0, -720.0, -710.0, -700.0, -690.0, -680.0, -670.0, -660.0, -650.0, -640.0, -630.0, -620.0, -610.0, -600.0, -590.0, -580.0, -570.0, -560.0, -550.0, -540.0, -530.0, -520.0, -510.0, -500.0, -490.0, -480.0, -470.0, -460.0, -450.0, -440.0, -430.0, -420.0, -410.0, -400.0, -390.0, -380.0, -370.0, -360.0, -350.0, -340.0, -330.0, -320.0, -310.0, -300.0, -290.0, -280.0, -270.0, -260.0, -250.0, -240.0, -230.0, -220.0, -210.0, -200.0, -190.0, -180.0, -170.0, -160.0, -150.0, -140.0, -130.0, -120.0, -110.0, -100.0, -90.0, -80.0, -70.0, -60.0, -50.0, -40.0, -30.0, -20.0, -10.0, 0.0, 10.0, 20.0, 30.0, 40.0, 50.0, 60.0, 70.0, 80.0, 90.0, 100.0, 110.0, 120.0, 130.0, 140.0, 150.0, 160.0, 170.0, 180.0, 190.0, 200.0, 210.0, 220.0, 230.0, 240.0, 250.0, 260.0, 270.0, 280.0, 290.0, 300.0, 310.0, 320.0, 330.0, 340.0, 350.0, 360.0, 370.0, 380.0, 390.0, 400.0, 410.0, 420.0, 430.0, 440.0, 450.0, 460.0, 470.0, 480.0, 490.0, 500.0, 510.0, 520.0, 530.0, 540.0, 550.0, 560.0, 570.0, 580.0, 590.0, 600.0, 610.0, 620.0, 630.0, 640.0, 650.0, 660.0, 670.0, 680.0, 690.0, 700.0, 710.0, 720.0, 730.0, 740.0, 750.0, 760.0, 770.0, 780.0, 790.0, 800.0, 810.0, 820.0, 830.0, 840.0, 850.0, 860.0, 870.0, 880.0, 890.0, 900.0, 910.0, 920.0, 930.0, 940.0, 950.0, 960.0, 970.0, 980.0, 990.0, 1000.0]

Success rate=[100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 96.0, 99.0, 100.0, 90.0, 88.0, 61.0, 86.0, 95.0, 80.0, 57.0, 87.0, 100.0, 87.0, 79.0, 100.0, 100.0, 80.0, 100.0, 97.0, 100.0, 100.0, 99.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0]
 

@fring=500.0205MHz:

Frequences: [-600.0, -550.0, -500.0, -450.0, -400.0, -350.0, -300.0, -250.0, -200.0, -150.0, -100.0, -50.0, 0.0, 50.0, 100.0, 150.0, 200.0, 250.0, 300.0, 350.0, 400.0, 450.0, 500.0, 550.0, 600.0]

Success rate: [100.0, 100.0, 100.0, 98.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 98.0, 100.0, 100.0, 100.0, 99.0, 100.0, 100.0, 100.0, 100.0, 100.0, 99.0, 100.0, 100.0, 100.0, 100.0]

@fring=500.019MHz:

Frequences:  [-600.0, -550.0, -500.0, -450.0, -400.0, -350.0, -300.0, -250.0, -200.0, -150.0, -100.0, -50.0, 0.0, 50.0, 100.0, 150.0, 200.0, 250.0, 300.0, 350.0, 400.0, 450.0, 500.0, 550.0, 600.0]

Success rate:[100.0, 100.0, 90.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 99.0, 83.0, 78.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0]

@fring=499.9905MHz:

('Frequences', [-600.0, -550.0, -500.0, -450.0, -400.0, -350.0, -300.0, -250.0, -200.0, -150.0, -100.0, -50.0, 0.0, 50.0, 100.0, 150.0, 200.0, 250.0, 300.0, 350.0, 400.0, 450.0, 500.0, 550.0, 600.0])
('success rate', [100.0, 100.0, 100.0, 99.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 92.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0])

@fring=500.100MHz:

('Frequences', [-600.0, -550.0, -500.0, -450.0, -400.0, -350.0, -300.0, -250.0, -200.0, -150.0, -100.0, -50.0, 0.0, 50.0, 100.0, 150.0, 200.0, 250.0, 300.0, 350.0, 400.0, 450.0, 500.0, 550.0, 600.0])
('success rate', [73.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0, 100.0])

Attachment 1: linac_scan_freq_good_trigs_range_2kHz_step_10Hz_fring_500_250.png
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Attachment 2: linac_scan_freq_good_trigs_range_2kHz_step_40Hz_fring_500_0205.png
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Attachment 3: linac_scan_freq_good_trigs_range_2kHz_step_40Hz_fring_500_019.png
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Attachment 4: linac_scan_freq_good_trigs_range_2kHz_step_40Hz_fring_499_9905.png
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Attachment 5: linac_scan_freq_good_trigs_range_2kHz_step_40Hz_fring_500_100.png
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  77   Mon Dec 18 08:42:26 2023 Entered by Vincent Chaumat from 134.158.76.115 on Mon Dec 18 08:42:10 2023Under ProcessInfoTiming Mesure Jitter 500MHz versur 10Hz 

Systeme de synchro 500li*500ri 41li&33ri(1ns) 41li

Les mesures sont effectuées en baie 8 (Oscilloscoope 760zi)  prétrig sur signal 10Hz (C1)  (output DEG4 sdc) puis déclenche sur 500Ri (C2) pour une meilleure stabilité de lecture et de mesure

10K échantillons sur les trend représentent environ 20minutes d'acquisition

=> sur 40 minutes la dérive de la phase relative en le 500li et le 500ri n'excede pas 2ps pic à pic et avec une Sdev inférieur à 5ps  (Courbe F1 et F2)

=> sur 40 minutes la variation de la phase relative entre le signal de déclenche à 10Hz et le 500Ri (F4) est de l'ordre de 200ps pic à pic et une Sdev de l'ordre de 100ps

 

 

 

Attachment 1: jitter--00002.png
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Attachment 2: jitter--00003.png
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ELOG V3.1.4-395e101