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Elog synchro, Page 2 of 7  Not logged in

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Entered by Nicolas Delerue from 80.119.21.73 on Mon Dec 13 17:52:57 2021; Intervention IHM retards déclenchement  Les réglages actuels des retards sont sauvés dans la mémoire 6. Le code de cron_synchro.py a été modifié de manière à prendre la valeur OVERALL_DELAY dans synchro_constants et à la retirer de la valeur lue dans le DEG lorsque celle-ci est écrite dans Tango. Inversement cette valeur est ajouté à   Entered by Nicolas Delerue from 80.119.21.73 on Fri Dec 17 20:26:12 2021; Synchro éteinte  Bonjour, En prévisions de la coupure électrique, la synchro côté linac a été éteinte. La synchro côté anneau était déjà éteinte quand je suis arrivé.   Entered by Nicolas Delerue from 80.119.21.73 on Tue Jan 4 15:26:37 2022; Tous les DEG avaient été réinitialisés...  Tous les DEG avaient été remis à zéro... Peut-être qu'une interface synchro était ouverte au moment où le DS a été rechargé? J'ai remis la config 6.   Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022; Démarrage des DS des générateurs de retard  Pour redémarrer le DS Sim.SY/DEG.sim : /data/shared/DS_CALC/launch_ds_gene_retard.sh & (Comment démarrer Sim.SY/DEG2.sim ?)       Entered by Super Team from 134.158.195.141 on Fri Jan 14 10:44:08 2022; RE: Démarrage des DS des générateurs de retard  MAUVAIS REPERTOIR !!! Pour lancher les 2 DS il faut faire : cd /data/shared/tangoscripts/DeviceServer/DS_CALC/Synchro/   Entered by Nicolas Delerue from 134.158.195.144 on Fri Feb 4 15:25:32 2022; Trigger RDPY etait sur SSE  Le trigger de la voie 14 du generateur 3 (diags) qui correspond a une redpitya etait sur SSE (tir unique). Il a ete remis sur EXT (mode normal avec declenchement externe).   Entered by Moutardier Alexandre from 134.158.195.142 on Mon Feb 14 10:15:13 2022; Recette synchro  Recette du 01-02-2022 rechargé et sauvé sous le nom : 20220201_reference.xml Correction d'un bug de lecture de recette dans le script => git push nécésaire pour pouvoir recharger une recette !   Entered by Vincent Chaumat from 134.158.88.158 on Tue Mar 1 16:58:19 2022; Signaux de déclenchement  Aujourd'hui, François et moi avons mis à jour le firmware de la CPLD du systeme de génération des voies de déclenchement. Les "coups manqués" ont disparu, 3 pendant pendant 6 H de fonctionnement (environ 1 tous les 10s avant)   Entered by Vincent Chaumat from 134.158.88.158 on Wed Aug 24 09:59:25 2022; Modif synchro   L'ajout du 16MHz anneau est nécessaire pour la synchro. La modif est effectuée dans le chassis TriggerBox (baie 8) => sur la carte CPLD l'entrée IN2 (initialement mélange 3GHz linac - 125MHz ring) devient le 16MHz ring   Vincent; synchro ep anneau  IHM des reglages des retards des éléments. data/Shared/Interfaces/panneaux/Synchro/ ipython ep_delays.py   Entered by Nicolas Delerue from 134.158.195.144 on Thu Dec 8 10:45:18 2022; Sythetiser statust added to PlateformeIHM  Un bouton pour connaitre l'etat des synthetisers de la synchro a ete ajoute dans la partie synchro de PlateformeIHM.     Entered by Nicolas Delerue from 134.158.195.144 on Thu Jan 12 12:09:20 2023; Cable temporaire pour tests Anneau  Branchement temporaire Canal 4 du DEG2 => E2 panneau de brassage synchro => cable 90382 => port A2 panneau FBT     Entered by Super Team from 134.158.195.141 on Wed Oct 18 17:39:42 2023; shift du 18 octobre 2023  Le programme CPLD a été modifié puis remis à (33x33 ==> 33x41 ==> 41MHz avec ligne à retard externe) aujourd'hui Un ampli a été ajouté sur la voie du 33MHz puis enlevé Ajout d'un pickup sur le 500MHz envoyé à la cavité CFP   VC; Mesure jitter 5000MHz  La mesure du jitter en les 500Li et Ri est de 7ps Sdev (22ps FW10%) (les mesures anormalement hautes du début de semaine étaient dues à une érreur de parametrage de la mesure, seuil  dT@level en relatif )   Entered by Vincent Chaumat from 134.158.76.115 on Thu Oct 26 17:00:50 2023; Schéma de synchro au 26-10-2023  le cablage de la synchro en baie 9 a été 'mis au propre" conformément au schéma ci joint Dans l'état, le jitter entre les 2 500Li et Ri mesuré en baie 8 est de 7 ps Sdev et 22ps FW10% (sur 1mn) la mesure est aussi faite en baie 9 à travers un mélangeur (Wac3-ch3) (l'étalonnage amplitude /temps en sortie de mélangeur   VC; Cablage 500MHz li +mixer500li 500ri  Le 500MHz Li entre baie 8 et 9 passe par le cable heliax 90358 baie8-E7  baie 9-D1     Entered by Vincent Chaumat from 134.158.76.115 on Fri Nov 24 14:12:25 2023; Liste des signaux de synchro et de cables utilisés  distribution du systeme entre baie 8 baie 9 et sous systeme https://atrium.in2p3.fr/c3aa1ee8-ef12-47c6-b9f0-25641bf71744     VC, ND; Intervention synchro  Objectif: test du nouveau code CPLD. - Un montage avait été installé sur le système de synchro entrainement une modulation d'amplitude de certains signaux. Nous l'avons retiré.   VC, ND; Test programme CPLD  8H15 démarrage chiller et modulateur 9H30 Ronde pour fermer la casemate 9h36 Trig   Entered by Vincent Chaumat from 134.158.76.115 on Mon Dec 18 08:42:10 2023; Mesure Jitter 500MHz versur 10Hz  Systeme de synchro 500li*500ri 41li&33ri(1ns) 41li Les mesures sont effectuées en baie 8 (Oscilloscoope 760zi)  prétrig sur signal 10Hz (C1)  (output DEG4 sdc) puis déclenche sur 500Ri (C2) pour une meilleure stabilité de lecture et de mesure

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