Vincent; synchro ep anneau
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IHM des reglages des retards des éléments.
data/Shared/Interfaces/panneaux/Synchro/
ipython ep_delays.py |
Vincent;
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pB avec le DG 4
(malgré plusieurs reboot du chassis)
pilotage par IHM impossible (par la page propriétaire http://192.168.229.124/ c'est possible) |
Vc ND; Filtrage 50Hz secteur
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Un filtre est en plae sur le 50Hz (après le transfo ) dans le chassis synchro; le signal est propre.
le chassis est rebranché sur la prise secteur de la baie 8
Vérifier avec faisceau que le timing fonctionne proprement |
VCND; DEG 4 réinstallé et testé; en observation pour une semaine.
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Le generateur DEG 4 a été nettoyé par Vincent à la soufflette (ce n'était pas très sale).
Il a été réinstallé et testé.
Il est en observation pour une semaine avant d'être recablé comme avant. |
VC..;
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VC,ND; Test synchro
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Test synchro dont changement de frequence.
Le systeme de génération du timing (programme CPLD 33li*33Ri (delay ligne) 33ri*41li 41li)
A 500.02MHz, il y a 16% des coups qui sont manques. |
VC,ND; Ajustement temps déclenchement laser
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Suite aux modifications sur le laser photocathode le temps de déclenchement du laser photocathode était trop tard. Il a été
changé de -8us à -8.20us.
Une nouvelle recette a été sauvée. Elle a aussi été mise en mémoire 9 des générateurs |
VC,ND; Decalage temps de declenchement machine.   
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9:20 Le laser est a -8.20us
Verification du retard de la camera LI/OP/LAS.02 en decalant en temps le laser de 999us.
La camera se declenche bien environs 600us avant le laser. |
VC, ND; Intervention synchro
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Signal de l'une des électrodes de RI-C1/BPM.03 remonté via le câble BPM spare 46037 jusqu'au panneau 90526 en baie 5. Probablement
sur la voie A6 (à vérifier), puis envoyer par cordon BNC sur le scope en baie 9.
Routage possible pour le 500MHz Linac: Baie 8 voie B2 <=> Baie 38 voie A7 |
VC, ND; Intervention synchro
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* En baie 9: Signal géné 33MHz divisé en 2 et envoie vers scope et baie 8. Le signal provenant de la CFP et le déphaseur
ne sont plus utilisés.
* En baie 8: Entrées du mélangeur 8MHz x 8MHz remplacées par 33,xMHz CFP (simulé par un géné) et 41MHz |
VC, ND; Intervention synchro   
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- Remis programe CPLD 13 septembre 2023: 33x33 clck 33x41 clck41; delai externe (ligne à retard)
- Suspicion de problème sur un câble SMA transportant le 41MHz.
- Changement de frequence du synthe linac: passage à 2998.54998MHz (sur le synthe mettre 2998549980.0045Hz). |
VC, ND; Modifications synchro
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Value initiales phase shifters: 500MHz et 33MHz: 7.830V(AO6) et 0V (AO7)
Signal 33MHzRI remis sur generateur.
Dephaseur 500MHz mis avant la mesue du 500MHz RI sur le wavecatcher. |
VC, ND; Mesures dephaseur
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Mesure du dephasage par les dephaseurs, cf images jointes.
Dans la config actuelle le dephaseur 33MHz n'influe pas sur la valeur du mixage des deux 500MHz.
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VC, ND; Test changement de frequence
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La frequence de l'anneau a ete changee pour voir le comportement a 500.02MHz.
Mesures a continuer vendredi.
L'anneau a ete remis a 500.25MHz et le rigol a 33.35MHz |
VC, ND; Intervention synchro
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Objectif: test du nouveau code CPLD.
- Un montage avait été installé sur le système de synchro entrainement une modulation d'amplitude de certains
signaux. Nous l'avons retiré. |
VC, ND; Test programme CPLD    
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8H15 démarrage chiller et modulateur
9H30 Ronde pour fermer la casemate
9h36 Trig |
VC, ND; Changement des codes de synchro: en cours
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Les codes de synchronisation gérant les taux de répetition des différentes parties de la machine ont été partiellement
changé.
Une difficulté est apparu avec le code permettant de générer du 50Hz. |
VC, ND; Codes de synchro mis a jour (25Hz)
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Les codes de synchro ont ete mis a jour et testes.
Il est maintannt possible de passer a 25Hz sur le linac et l'anneau. Les diags sont limites a 8,33Hz. |
VC, ND; Synthe linac
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| Le synthe du linac a ete remis en place et teste a bas niveau. |
VC, ND; RE: Synthe linac
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Attention si vous passez pres de la baie 8: certains cables n'aiment pas etre caresse. Si le voyant trigger ne clignote plus, appelez la synchro...
VC,
ND wrote:
Le synthe du linac a ete remis en place et teste a bas niveau. |