La limite sur les diags a levee. Ils peuvent passer a 25Hz aussi.

Attention au démarrage de l'interface faire 'restore laser and Kicker' pour etre sur que le systeme de synchro est en mode "normal"

Les codes de synchronisations ont ete mis a jour afin de permettre le 50Hz.

L'interface a ete mise à jour et un git pull a ete fait.

Le bit 4 est un reset du CPLD (il n'y a plus de synhcro tant que Bit 4 = 1 et la LED du chassis synchro ne clignote pas) 

Il existe 6 codes possibles

Modulateur  Linac Ring Diag

code 1    50 50 50 12.5
code 2    50 25 25 12.5  
code 3    50 12.5 12.5 12.5
code 4    50  6.25 6.25 6.25
Code 5   50  3.125 3.125 3.125
Code 6    50  1.5625 1.5625 1.5625
 

Les constantes de synchronisation 8 (sans DEG 4) ont été rechargées. Toutes les valeurs sont remises à celles du 8 juillet 2025.

Les constantes de synchronisation 9 (avec DEG 4) ont été effacées.

Le DEG4 a été retiré pour nettoyage.

Dephasage entre les deux signaux 33MHz en sortie du gene Rigol lors d'un balayage de valeur PhaseShifterPhaseFemtoSeconds dans LI/OP/OPT.02-LAS.01-SPS.01 (figure 1)

Idem avec en plus un balayage en phase de la sortie 1 du Rigol (figure 2).

Script dans /tmp_mnt/data/operateur.thomx/Documents/SCRIPTS/test_scan_phase_CFP_with_laser.py

Captrures d'écran voie 5 DEG1 avec Trig ECT=12,5Hz: double déclenche.

Image 1: pas de double déclenche

Image 2: avec double déclenche

Image 3: avec persistence: montre que la double déclenche ne se produit pas tout le temps.

aujourd'hui 13/05,

le synthé 3GHz de ThomX (R&S SMA) est retiré pour prêt à l'experience sur le White Rabbit.

Un autre synthé le remplace (synthé ThomX R&S SML), les caractéristiques en sortie ont été fixé à celles de l'ancien : 2.99855 GHz, 18dBm

Les signaux ont été vérifié avec Vincent, le 3GHz est le même que précédemment (fréquence et amplitude) et le signal sur la sortie pour le Klystron semble conforme aussi.

Le synthé doit être rendu à la fin de la semaine ou au pire avant la fin du conditionnement.

scope (déclenche sur glitch inversé (inférieur à 50ns) CH1
CH1 trigext DeG4 (pris avec 1 "T" scope sur 1MOhm)
CH2 33MHz RI (in trigbox)
CH3 500MHz RI (in trigbox)

REF bruit
Septum  à 0V de tension Kicker Inj & Ext "on" V nomimal
CH1-N4-CH2_33RI-CH3_500RI-V2.png 
glitch présent sur CH1
Pas de bruit sur les signaux RI

=> si la tension cumulée des kickers (inj et ext) est supérieure à 11KV le glitch apparait :
CH1-N4-CH2_33RI-CH3_500RI-V3.png    (limite de tension pour apparition du glitch)
=>le septum n'a aucun effet sur l'appartition du glitch
=>le cable de tri ext vers DeG3 diag n'a pas d'effet
=> Cable tranverse feedBack 500 et 16 débranché (IGLOO ELR2) pas d'effet

=> DeG2 (ring) déclenché par un géné pulse  (12.5Hz non synchro de la machine) cable trig ext débranché coté Igloo
       cable trig ext débranché coté D1 pas d'effet DeG 3 débranché
      Defaut de comptage de la trigger box (plus de 12.5Hz ) tioujours des gliches

Les glitches venaient des bits de choix de fréquences de l'automate CA. certainement plus visible du au changement de programation de la CPLD (lecture des divisions en temps réél)

une ferrite sur la nappe qui véhicule les bits de choix (automate CA vers Trigger Box) resoud le probleme

La mesure du jitter en les 500Li et Ri est de 7ps Sdev (22ps FW10%)

(les mesures anormalement hautes du début de semaine étaient dues à une érreur de parametrage de la mesure, seuil  dT@level en relatif )

Le 500MHz Li entre baie 8 et 9 passe par le cable heliax 90358

baie8-E7  baie 9-D1

sensibilité mélangeur    180° 500MHz   => 100mV  ie pente autour de la valeur moyenne (-30mV) 2mV/degré 500MHz

démarrage mesure stabilité de "phase" longue durée (100K pts 10Kpts environ 20mn)

freq Ring 500.25MHz

500li*500ri

500ri*10Hz

33ri*500ri

start 15h20

Timing opérationnel

les voies des DG2-DG3 sont éteintes

- keep original text -

Pb résolu: il fallait etaindre et redémarrer le synthé (le cable réseau avait été débranché et rebranché pour test ce matin sans que la connexion se refasse)

La frequence linac est passée à 2998.55MHz

Les largeurs des impulsions de synchronisation de toutes les caméras de ThomX sont passées à 10µs (last value 5µs)

Camera linac TL1 TL2 TL3 EL DG spare et laser PC

dossier  panneau\synchro   (cdi)

./ring_frequency.py --help  (voir le mode de fonctionnement)

./ring_frequency.py --freq "value"   (choisi que des fréquences possible pour la div par 15)

./phase_shifter_rigol.py --phase "value"  (attention change les phases de ch1 et ch2)

La synchronisation des signaux  mesure suR le timing 50Hz

500MHz LI 500MHz RI  => 18ps sdev

500MHz LI 50Hz  => 190ps sdev

probleme de saute sunchro (50Hz)

avec le programme ./ring_frequency.py --read  (les fréquence  lues sont validées directement sur les générateurs anneaux)

('ring freq', '+5.0010045000000E+08\n', 500100450.0)
('Commande: ', ':SOURce2:Freq?')
('Commande: ', ':SOURce2:Freq?')
('data', '3.334002E+07\n')
('Commande: ', ':SOURce1:Freq?')
('Commande: ', ':SOURce1:Freq?')
('data', '3.334002E+07\n')
('sub freq', '3.334002E+07\n')
 

les deux fréquence ne sont pas multiples entière entre elles:  500.100450 /15 = 33.34003   ou 33.34005*15= 500.1003

Vincent

Une solution pour palier au double pulses sur les voie de DG:

il faut mettre un retard sur une des voies supérieur à 195µs

il faut prendre les voies SDC:

DEG1 voie 1

DEG2 voie 8

DEG3 voie 20

DEG4 voie 8

Gen4, voie 1 => Gen1,voie2, RF Gun

Gen4, voie 2 => Gen1,voie3, Laser

Gen4, voie 6 => Gen1,voie4, RedPitaya

Gen4, voie 8 => Gen1,voie5, Salle de controle

Sauve en memoire 9 des DEG1